Huawei pretende impulsar los chips Kirin con apilamiento 3D en lugar de nuevos nodos de pr

Huawei planea extraer más rendimiento de sus Kirin de 7 nm —no avanzando a un proceso de fabricación más nuevo, sino adoptando un empaquetado 3D avanzado. Según fuentes chinas, la próxima familia de Kirin utilizará apilamiento 3D y tecnología de unión híbrida, donde múltiples dies de chips se disponen en capas verticales y se conectan mediante una densa malla de interconexiones verticales. Para los smartphones, esta es una de las pocas maneras prácticas de mejorar la velocidad y la eficiencia energética cuando los nodos litográficos más modernos están fuera de alcance.

Tradicionalmente, los componentes clave del chip, como la CPU, GPU, NPU y la memoria, se colocan uno al lado del otro en un mismo plano. Con el apilamiento 3D, estos bloques se organizan en capas apiladas unos sobre otros. Esta configuración acorta las distancias que recorren los datos, reduce la latencia, disminuye el consumo de energía y aumenta el ancho de banda. Los beneficios son especialmente evidentes en cargas de trabajo que exigen un intercambio rápido de datos entre unidades de cálculo —como la inferencia de IA y el procesamiento de fotos o vídeo.

Para Huawei, este enfoque es menos un salto experimental y más una solución alternativa. Las sanciones de Estados Unidos han impedido que la compañía y su socio de fundición SMIC accedan a herramientas de litografía EUV, frenando cualquier avance hacia nodos de 5 nm o menores. En su lugar, Huawei está afinando el proceso de 7 nm existente mediante ajustes arquitectónicos, innovaciones en el empaquetado y optimizaciones de potencia. El regreso de los Kirin 9000s de 7 nm en el Mate 60 Pro el año pasado ya demostró esta estrategia.

Huawei no está sola en apostar por el empaquetado avanzado. Líderes de la industria como TSMC llevan años desarrollando soluciones 3D similares —CoWoS y SoIC—. La tecnología Foveros de Intel y los diseños multi-die de AMD en CPUs EPYC y aceleradores Instinct siguen el mismo concepto. El analista de mercado Yole Group estima que el mercado de empaquetado avanzado crecerá a tasas de dos dígitos, superando los 80.000 millones de dólares para 2030. La razón es sencilla: la miniaturización de transistores se vuelve prohibitiva en costes, por lo que ensamblar chips a partir de múltiples dies especializados suele ahorrar tiempo y dinero.

Los rumores sugieren que los rivales móviles de Huawei están explorando tecnología similar. Al parecer, Samsung está experimentando con una separación más agresiva de los bloques de cálculo y la memoria en futuros chips Exynos, mientras que se cree que Apple está desarrollando empaquetados multi-die aún más complejos para próximos SoC móviles. La diferencia clave: para Apple y Samsung, esta tecnología añade sobrecapacidad de rendimiento; para Huawei, es la oportunidad de reducir la brecha creada por las restricciones de fabricación.

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El verdadero desafío es hasta qué punto puede llevarlo Huawei. El empaquetado 3D complica la disipación del calor, exige interconexiones precisas y, en general, aumenta los costes. Si Huawei logra lanzar SoC para smartphones producidos en masa con dies apilados en 3D para 2026, será uno de los ejemplos más claros de la industria buscando ganancias de rendimiento no mediante nodos de proceso más pequeños, sino mediante el ensamblado por capas de los chips.